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OpenPOWER ISA を実装した antonblanchard/microwatt を動かした話。

ただ、Python のライブラリの依存関係がうまく解消できなかったので、OS にインストール済みの Python 関係のパッケージを一旦全部削除、という乱暴なことをしているので、この手順の実用性はいまいちかもしれない。

2019/Oct/28 追記：この点については Pipenv を使えばいいらしい。

あと、本来は bit ファイルのロードも自動でされるはずが、仮想マシンで行っているためか、デバイスが検出できなかったため途中でとまる。手動でロードすれば動作する。

なかなか情報が少ない気がする。 OpenCAPI のサイトでスペックをダウンロードしようとしても、レイヤーの低すぎる情報で困ってしまう。 というわけでやはり古いけれど、Coherent Accelerator Processor Interface (CAPI) の Getting Started の What is CAPI の What is CAPI のビデオを見るしかなさそう。 これによると、 FPGA のユーザー回路から、ホストメモリにアクセスする仕組み ユーザープログラムからは clx/libclx を通して FPGA に指示を出す ホストプログラムも FPGA  […]

気が向いたら更新していきましょう

ちょっと前に話題にあがったので。みんなどんな風にしているんだろう。

幸い Xilinx Spartan 3A/3AN Starter Kit を自由に使える環境があるので、まずはバイナリで動かしてみた。 シリアルポートが、まだ USB-UART が無くて、D-SUB 9pin の PS/2 側を使わないといけなかったのはハマったけれど、とりあえず動いた。 けど f32c\rtl\proj\xilinx\s3a_700_bram\s3a_700_bram.xise をそのまま ISE 14.7 で通そうとしてもエラーになる。 ERROR:HDLParsers:3375 - "f32c/rtl/generic/bram.vhd" Line  […]

調査中。 こことか http://forums.xilinx.com/t5/General-Technical-Discussion/False-Timing-Paths-using-FIFO-to-cross-clock-domains/td-p/220259 そこからのリンクでこことか。 http://forums.xilinx.com/t5/Virtex-Family-FPGAs/Virtex-5-metastability-protection/m-p/196834#M12512 UG612 がどうにもうまく理解できてないので。