調査中。
こことか
http://forums.xilinx.com/t5/General-Technical-Discussion/False-Timing-Paths-using-FIFO-to-cross-clock-domains/td-p/220259
そこからのリンクでこことか。
http://forums.xilinx.com/t5/Virtex-Family-FPGAs/Virtex-5-metastability-protection/m-p/196834#M12512
UG612 がどうにもうまく理解できてないので。
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