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FPGA の回路規模の見積もり

ちょっと前に話題にあがったので。みんなどんな風にしているんだろう。

回路図入力の頃は、当時の上司から教えてもらった「フリップフロップ数の予想の4倍の LUT 数」でいけた。
VHDL を使い始めて、その「4倍」を「8倍」にして、最近は「16倍」ならまあだいたい合っているかな、というところ。

パイプラインの中のロジックについて、求められた周波数に収まるように詰め込む?と聞かれたけれど、いつもだいたい「勘」で、このくらいまでにしておこうかな?とフリップフロップを挟んで、やたらとパイプラインを深くする人なので、だから回路規模が大きめになっているんだなあ、と思った。

それでも速度が足りなくて調整、というのが最近続いているけれど、どちらも状況が特殊だったから、いつもだと思いたくない。

実際自由に作った回路は、回路規模が大きくないのもあって、Virtex-7 480T で 200MHz で動作するし。

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